MM3Z13VT1-ONS 工頻電磁場(chǎng)引人電荷的影響

發(fā)布時(shí)間:2020/2/9 22:28:07 訪問次數(shù):1636

MM3Z13VT1-ONS特別是CMOs電路的多余輸入端絕對(duì)不能懸空。由于它的輸入電阻很大,容易受到靜電或工作區(qū)域工頻電磁場(chǎng)引人電荷的影響,而破壞電路的正常工作狀態(tài)。

去耦合濾波電容,數(shù)字電路或系統(tǒng)往往是由多片邏輯門電路構(gòu)成,由一公共的直流電源供電。這種電源是非理想的,一般是由整流穩(wěn)壓電路供電,具有一定的內(nèi)阻抗,如表題3.1.1

當(dāng)數(shù)字電路在高、低狀態(tài)之間交替變換時(shí),產(chǎn)生較大的脈沖電流或尖峰電流,當(dāng)它們流經(jīng)公共的內(nèi)阻抗時(shí),必將產(chǎn)生相互的影響,甚至使邏輯功能發(fā)生錯(cuò)亂。一種常用的處理方法是采用去耦合濾波電容,用10~100uF的大電容器接在直流電源與地之間,濾除干擾信號(hào)。除此以外,對(duì)于每一集成芯片的電源與地之間接一個(gè)0.1uF的電容器以濾除開關(guān)噪聲。

接地和安裝工藝,正確的接地技術(shù)對(duì)于降低電路噪聲是很重要的。方法是將電源地與信號(hào)地分開,先將信號(hào)地匯集在一點(diǎn),然后將二者用最短的導(dǎo)線連在一起,以避免含有多種脈沖波形(含尖峰電流)的大電流引到某數(shù)字器件的輸入端而破壞系統(tǒng)正常的邏輯功能。此外,當(dāng)系統(tǒng)中同時(shí)有模擬和數(shù)字兩種器件時(shí),同樣需將二者的地分別連在一起,然后再選用一個(gè)合適共同點(diǎn)接地,以免除二者之間的影響。必要時(shí),也可設(shè)計(jì)模擬和數(shù)字兩塊電路板,各各直流電源,然后將二者的地恰當(dāng)?shù)剡B接在一起。在印制電路板的設(shè)計(jì)或安裝中,要注意連線盡可能短,以減少接線電容產(chǎn)生寄生反饋而引起的寄生振蕩。這方面更詳細(xì)的介紹,可參閱有關(guān)文獻(xiàn)。某些典型電路應(yīng)用設(shè)計(jì)也可參考集成數(shù)字電路的數(shù)據(jù)手冊(cè)。此外,CMOs器件在使用和儲(chǔ)藏過程中要注意靜電感應(yīng)導(dǎo)致?lián)p傷的問題。靜電屏蔽是常用的防護(hù)措施。

當(dāng)CMOs和TTL兩種電路相互連接時(shí),兩者間的電平和電流應(yīng)滿足什么條件?

當(dāng)TTL門電路驅(qū)動(dòng)CMOS門電路時(shí),是否需要加接口電路?為什么?

當(dāng)負(fù)載所需的電流比較大時(shí),如何增加驅(qū)動(dòng)電流?

如何解決TTL驅(qū)動(dòng)CMOs電路時(shí),高電平參數(shù)不兼容問題?

為什么CMOS電路的多余輸入端絕對(duì)不能懸空?

用erilog語言對(duì)MOS管構(gòu)成的數(shù)字開關(guān)邏輯電路建模,常稱為開關(guān)級(jí)建描述邏輯閘電路.

用HDL由砷化鎵邏輯門電路采用砷化鎵作為半導(dǎo)體材料,其載流子的遷移率非常高,因而其工作速度比硅在邏輯體制中有正、廣泛應(yīng)用于高頻電路中。定本書主要采用正邏輯件快得多,邏輯的規(guī)邏輯門的號(hào)常用于路的在邏輯門的實(shí)際中,有可能遇載之間田技術(shù)問江用Verilog可以對(duì)邏輯門電路描述,進(jìn)行開關(guān)級(jí)建模。

邏輯門電路電路的技術(shù)參數(shù)工作在下的門電路,74ALS系列TTL門。

根據(jù)表題3.1.3所列的二種邏輯門電路的技術(shù)參數(shù),計(jì)算出它們的延時(shí)一功耗積,并確定哪一種邏輯門的性能最好。