由前面的分析可知，縮小器件的尺寸，可以減小溝道長(zhǎng)度l和寄生電容，從而改善集成電路的性能和集成度。器件尺寸的縮小，在集成電路技術(shù)發(fā)展的歷史中，起著十分重要的作用，在今后仍然是集成電路進(jìn)一步發(fā)展的一個(gè)關(guān)鍵因素。
mos集成電路的縮小尺寸，包括組成集成電路的mos器件的縮小尺寸以及隔離和互連線的縮小尺寸三個(gè)方面。mos器件尺寸縮小后，會(huì)引入一系列的短溝道和窄溝道效應(yīng)。
mos集成電路器件縮小尺寸的理論就是從器件物理出發(fā)。研究器件尺寸縮小之后，盡可能減少這些小尺寸效應(yīng)的途徑和方法。

1974年，r．dennard等提出了mos器件“按比例縮小”的理論。這個(gè)理論建立在器件中的電場(chǎng)強(qiáng)度和形狀在器件尺寸縮小后保持不變的基礎(chǔ)之上稱為恒定電場(chǎng)(constant electrical field)理論，簡(jiǎn)稱ce理論。這樣，許多影響器件性能并與電場(chǎng)變化呈非線性關(guān)系的因素，將不會(huì)改變其大小，而器件的性能卻得到明顯的改善。隨著實(shí)踐的應(yīng)用需要，又提出了恒定電源電壓的按比例縮小cv (constant voltage)理論以及準(zhǔn)恒定電源電壓的qcv (quasi-constant voltage)理論。
1. 器件和引線按ce理論縮小的規(guī)則
所謂“按比例縮小”，意味著不僅僅是簡(jiǎn)單地縮小器件的水平尺寸，而且按同樣比例縮小器件的垂直尺寸；不僅縮小器件的尺寸，而且按比例地變化電源電壓及襯底濃度。
ce理論的基本特點(diǎn)是：器件尺寸、電源電壓及襯底濃度這三個(gè)參數(shù)均按一個(gè)比例因子α(此處α>1，是無(wú)量綱的常數(shù))而變化，即所有水平方向和垂直方向的器件尺寸均按l/α縮小。與此同時(shí)，為了保持器件中各處電場(chǎng)強(qiáng)度不變，所有工作電壓均按同樣比例降低α倍(即乘1/α)。為了按同樣比例縮小器件內(nèi)各個(gè)耗盡層寬度，襯底濃度應(yīng)提高α倍。這里“按比例縮小”的提法是為了著重說(shuō)明器件和引線尺寸的縮小。事實(shí)上，除尺寸之外，電源電壓及襯底濃度是按同樣的比例改變，并不一定縮小。按ce理論縮小的器件和電路性能如表1所示。
ce理論的一個(gè)主要弱點(diǎn)，是許多影響電路性能的參數(shù)，如硅的禁帶寬度eg，等效熱電壓kt/q，等效氧化層電荷密度qox，功函數(shù)差φms，pn結(jié)內(nèi)建電勢(shì)φbi，載流子飽和速度vsat，亞閾電流斜率s，雜質(zhì)擴(kuò)散系數(shù)，周長(zhǎng)面積比，介電常數(shù)，介質(zhì)和硅的臨界電場(chǎng)強(qiáng)度，載流子碰撞電離率以及某些工藝參數(shù)的誤差等，不能按比例變化；一些不希望或不應(yīng)按比例變化的參數(shù)又不得不按比例變化，這些參數(shù)包括場(chǎng)氧化層厚度(希望盡可能厚，以減小寄生電容)，互連線厚度(希望盡可能厚，以減緩電阻的增加)，襯底濃度(希望盡可能低，以減少寄生的pn結(jié)電容)，接觸孔的面積(希望盡可能大，以減少寄生串聯(lián)電阻)等等。

因此帶來(lái)以下一些問(wèn)題：
①小尺寸器件的閾電壓過(guò)低，造成噪聲容限低以及器件截止態(tài)時(shí)電導(dǎo)過(guò)大(亞閾電導(dǎo)效應(yīng))；
②互連線電流密度按α因子增大，引起可靠性問(wèn)題(金屬電遷移效應(yīng))；
③互連線上相對(duì)電壓降及接觸電壓降按α因子增大，引起電路性能下降；
④低的電源電壓使其與其他電路的兼容造成困難；
⑤由于溫度不按比例降低，使閾電壓在電路工作溫度范圍內(nèi)起伏過(guò)大；
⑥由于pn站內(nèi)建電勢(shì)φbi不按α比例因子縮小，導(dǎo)致耗盡層寬度不按比例縮小。
2. 按比例縮小的cv理論
按比例縮小的cv理論是對(duì)ce理論的一種修正，其主要特點(diǎn)是保持電源電壓不變。與ce規(guī)則一樣，器件和引線的水平方向尺寸及垂直方向尺寸均按比例因子α縮小，此處α>l。為了保證在電源電壓不變情況下，漏區(qū)耗盡層寬度按比例縮小，襯底濃度必須有相應(yīng)的調(diào)整。由漏區(qū)耗盡層寬度公式可知

這里，電壓量vds及vbs均保持常數(shù)，并假定φbi保持不變，則要求
才能使耗盡區(qū)寬度按比例因子α縮小。
表2 給出按cv理論縮小的器件和電路性能。

按比例縮小的cv理論，解決了ce理論所帶來(lái)的問(wèn)題，但是器件中電場(chǎng)強(qiáng)度又帶來(lái)許多與高電場(chǎng)有關(guān)的一系列新問(wèn)題，
由表2可以清楚看到，按cv理論縮小電路尺寸，可以使nmos電路的延遲時(shí)間，集成密度以及延遲功耗乘積有明顯改善。但是，高電場(chǎng)強(qiáng)度、高的電流密度、高的功耗密度以及高的引線電壓降，成為cv理論的主要問(wèn)題。
從上面的討論可知，無(wú)論ce理論或者cv理論，都使集成電路性能得到改善，集成密度得到顯著提高 但是，各自都存在由于過(guò)低的電壓量(ce理論)或過(guò)高的電場(chǎng)強(qiáng)度(cv理論)所帶來(lái)的一系列性能限制。如果完全按用ce理論或cv理論縮小集成電路，器件性能顯然不能得到最佳化。

事實(shí)上，按比例縮小的理論中，并不是所有的幾何尺寸或其他參數(shù)的改變都能帶來(lái)好處。例如，場(chǎng)氧化層厚度和互連線的厚度如能保持不變，則可使互連線的電阻保