Verilog HDL 簡(jiǎn)介
發(fā)布時(shí)間:2008/6/5 0:00:00 訪(fǎng)問(wèn)次數(shù):346
verilog hdl 是一種硬件描述語(yǔ)言，用于從算法級(jí)、rtl級(jí)、門(mén)級(jí)到開(kāi)關(guān)級(jí)的多種抽象設(shè)計(jì)層
次的數(shù)字系統(tǒng)建模。被建模的數(shù)字系統(tǒng)對(duì)象的復(fù)雜性可介于簡(jiǎn)單的門(mén)級(jí)和完整的電子數(shù)字系統(tǒng)之
間。數(shù)字系統(tǒng)可按層次描述。
次的數(shù)字系統(tǒng)建模。被建模的數(shù)字系統(tǒng)對(duì)象的復(fù)雜性可介于簡(jiǎn)單的門(mén)級(jí)和完整的電子數(shù)字系統(tǒng)之
間。數(shù)字系統(tǒng)可按層次描述。
verilog hdl 是一種硬件描述語(yǔ)言，用于從算法級(jí)、rtl級(jí)、門(mén)級(jí)到開(kāi)關(guān)級(jí)的多種抽象設(shè)計(jì)層
次的數(shù)字系統(tǒng)建模。被建模的數(shù)字系統(tǒng)對(duì)象的復(fù)雜性可介于簡(jiǎn)單的門(mén)級(jí)和完整的電子數(shù)字系統(tǒng)之
間。數(shù)字系統(tǒng)可按層次描述。
次的數(shù)字系統(tǒng)建模。被建模的數(shù)字系統(tǒng)對(duì)象的復(fù)雜性可介于簡(jiǎn)單的門(mén)級(jí)和完整的電子數(shù)字系統(tǒng)之
間。數(shù)字系統(tǒng)可按層次描述。
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