Verilog HDL 條件運(yùn)算符
發(fā)布時(shí)間:2008/6/5 0:00:00 訪問(wèn)次數(shù):2093
4.6.5 條件運(yùn)算符
條件操作符根據(jù)條件表達(dá)式的值選擇表達(dá)式,形式如下:
cond_expr ? expr1 : expr2
如果cond_expr 為真(即值為1 ),選擇expr1 ;如果cond_expr 為假(值為0 ),選擇expr2 。如果
cond_expr 為x 或z ,結(jié)果將是按以下邏輯expr1 和expr2 按位操作的值: 0 與0 得0 ,1 與1 得1 ,其
余情況為x 。
如下所示:
wire [2:0] student = marks > 18 ? grade_a : grade_c;
計(jì)算表達(dá)式marks > 18; 如果真, grade_a 賦值為student; 如果marks < =18, grade_c 賦值為student 。
4.6.5 條件運(yùn)算符
條件操作符根據(jù)條件表達(dá)式的值選擇表達(dá)式,形式如下:
cond_expr ? expr1 : expr2
如果cond_expr 為真(即值為1 ),選擇expr1 ;如果cond_expr 為假(值為0 ),選擇expr2 。如果
cond_expr 為x 或z ,結(jié)果將是按以下邏輯expr1 和expr2 按位操作的值: 0 與0 得0 ,1 與1 得1 ,其
余情況為x 。
如下所示:
wire [2:0] student = marks > 18 ? grade_a : grade_c;
計(jì)算表達(dá)式marks > 18; 如果真, grade_a 賦值為student; 如果marks < =18, grade_c 賦值為student 。
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