vcs
vcs是編譯型verilog模擬器，它完全支持ovi標(biāo)準(zhǔn)的verilog hdl語言、pli和sdf。vcs具有目前行業(yè)中最高的模擬性能，其出色的內(nèi)存管理能力足以支持千萬門級的asic設(shè)計(jì)，而其模擬精度也完全滿足深亞微米asic sign-off的要求。vcs結(jié)合了節(jié)拍式算法和事件驅(qū)動(dòng)算法，具有高性能、大規(guī)模和高精度的特點(diǎn)，適用于從行為級、rtl到sign-off等各個(gè)階段。vcs已經(jīng)將covermeter中所有的覆蓋率測試功能集成，并提供veralite、cyclec等智能驗(yàn)證方法。vcs和scirocco也支持混合語言仿真。vcs和scirocco都集成了virsim圖形用戶界面，它提供了對模擬結(jié)果的交互和后處理分析。

vera
vera驗(yàn)證系統(tǒng)滿足了驗(yàn)證的需要，允許高效、智能、高層次的功能驗(yàn)證。vera驗(yàn)證系統(tǒng)已被sun、nec、cisco等公司廣泛使用以驗(yàn)證其實(shí)際的產(chǎn)品，從單片asic到多片asic組成的計(jì)算機(jī)和網(wǎng)絡(luò)系統(tǒng)，從定制、半定制電路到高復(fù)雜度的微處理器。vera驗(yàn)證系統(tǒng)的基本思想是產(chǎn)生靈活的并能自我檢查的測試向量，然后將其結(jié)合到test-bench中以盡可能充分測試所設(shè)計(jì)的電路。vera驗(yàn)證系統(tǒng)適用于功能驗(yàn)證的各個(gè)層次，它具有以下特點(diǎn)：與設(shè)計(jì)環(huán)境的緊密集成、
啟發(fā)式及全隨機(jī)測試、數(shù)據(jù)及協(xié)議建模、功能代碼覆蓋率分析。

synopsys公司剛剛推出了新的混合形式驗(yàn)證工具magellan。magellan將新的高性能形式工具引擎和內(nèi)置vcs仿真工具引擎的強(qiáng)大能力相結(jié)合，以幫助工程師，發(fā)現(xiàn)可能掩藏于設(shè)計(jì)深層的需要仿真幾千個(gè)周期才能發(fā)現(xiàn)的設(shè)計(jì)錯(cuò)誤。magellan獨(dú)特的混合型結(jié)構(gòu)的設(shè)計(jì)考慮，是為了處理數(shù)百萬門級的設(shè)計(jì)和提供排除了會產(chǎn)生不利影響的誤報(bào)之后的確定性結(jié)果。新增的magellan通過實(shí)現(xiàn)層次化驗(yàn)證（一種可以使設(shè)計(jì)的設(shè)定和斷言功能重復(fù)使用的強(qiáng)大的可驗(yàn)證設(shè)計(jì)技術(shù)），加強(qiáng)了synopsys 的discovery?驗(yàn)證平臺的能力。magellan支持用verilog 和vhdl所做的設(shè)計(jì)，并被構(gòu)建成符合正在成熟的systemverilog標(biāo)準(zhǔn)的工具。
magellan的混合型結(jié)構(gòu)使得這一工具能夠在大規(guī)模的數(shù)百萬門級設(shè)計(jì)中應(yīng)用形式驗(yàn)證技術(shù)。這一結(jié)構(gòu)獨(dú)特地將vcs達(dá)到設(shè)計(jì)深層的能力和形式驗(yàn)證引擎進(jìn)行高級數(shù)學(xué)分析的能力相結(jié)合，來進(jìn)行尋找設(shè)計(jì)錯(cuò)誤的工作。將magellan內(nèi)置的vcs和形式驗(yàn)證引擎相互適應(yīng)地和明確地彼此利用，使得設(shè)計(jì)者能夠發(fā)現(xiàn)可能掩藏于深層設(shè)計(jì)需要幾千個(gè)仿真周期才能發(fā)現(xiàn)的情況復(fù)雜的設(shè)計(jì)錯(cuò)誤，從而節(jié)省了時(shí)間并減少了反復(fù)次數(shù)。
magellan通過排除會產(chǎn)生不利影響的誤報(bào)并發(fā)送確定性結(jié)果，進(jìn)一步提升驗(yàn)證能力。與傳統(tǒng)的寄存器轉(zhuǎn)換級（register transfer level ，rtl）形式驗(yàn)證工具不同的是，magellan幫助確保通過使用其內(nèi)置的vcs引擎對其形式工具引擎所發(fā)現(xiàn)的特性違反進(jìn)行驗(yàn)證，使這些特性違反在被報(bào)告之前，能夠在真實(shí)仿真環(huán)境中被復(fù)制。
新增了magellan之后，現(xiàn)在synopsys的discovery 驗(yàn)證平臺實(shí)現(xiàn)了層次化驗(yàn)證，這是強(qiáng)大的dfv（可驗(yàn)證設(shè)計(jì)）技術(shù)，其中通過vcs 和vera將模塊級設(shè)定和斷言作為芯片級監(jiān)控手段自動(dòng)地重復(fù)使用。這一在統(tǒng)一驗(yàn)證平臺下進(jìn)行層次化驗(yàn)證的能力，確保了設(shè)計(jì)設(shè)定的徹底驗(yàn)證，同時(shí)提升了設(shè)計(jì)者的整體驗(yàn)證能力和水平。

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synopsys工具介紹（二）

1． leda
leda?是可編程的語法和設(shè)計(jì)規(guī)范檢查工具，它能夠?qū)θ酒膙hdl和verilog描述、或者兩者混合描述進(jìn)行檢查，加速soc的設(shè)計(jì)流程。 leda預(yù)先將ieee可綜合規(guī)范、可仿真規(guī)范、可測性規(guī)范和設(shè)計(jì)服用規(guī)范集成，提高設(shè)計(jì)者分析代碼的能力。


3．scirocco
scirocco是迄今為止性能最好的vhdl模擬器，并且是市場上唯一為soc驗(yàn)證度身定制的模擬工具。它與vcs一樣采用了革命性的模擬技術(shù)，即在同一個(gè)模擬器中把節(jié)拍式模擬技術(shù)與事件驅(qū)動(dòng)的模擬技術(shù)結(jié)合起來。scirocco的高度優(yōu)化的vhdl編譯器能產(chǎn)生有效減少所需內(nèi)存，大大加快了驗(yàn)證的速度，并能夠在一臺工作站上模擬千萬門級電路。這一性能對要進(jìn)行整個(gè)系統(tǒng)驗(yàn)證的設(shè)計(jì)者來說非常重要。


5. physical compiler
physical compiler?解決0.18微米以下工藝技術(shù)的ic設(shè)計(jì)環(huán)境，是synopsys物理綜合流程的最基本的模塊，它將綜合、布局、布線集成于一體，讓rtl設(shè)計(jì)者可以在最短的時(shí)間內(nèi)得到性能最高的電路。 通過集成綜合算法、布局算法和布線算法。在rtl到gds ii的設(shè)計(jì)流程中，physical compiler向設(shè)計(jì)者提供了可以確保即使是最復(fù)雜的ic設(shè)計(jì)的性能預(yù)估性和時(shí)序收斂性。

6. clocktree compiler
clocktree compiler是嵌入于physical compiler的工具，它幫助設(shè)計(jì)者解決深亞微米ic設(shè)計(jì)中時(shí)鐘樹的時(shí)序問題。它不僅能夠簡化設(shè)計(jì)流程，而且可以極大的提高時(shí)鐘樹的質(zhì)量：對于插入延時(shí)有5％－20％的改進(jìn)，對時(shí)鐘偏移有5％－10％的改進(jìn)。

7. dc-expert
dc得到全球60多個(gè)半導(dǎo)體廠商、380多個(gè)工藝庫的支持。據(jù)最新