為了能夠全面地介紹pace的功能，本節(jié)通過(guò)一個(gè)spartan－3e器件的設(shè)計(jì)范例并運(yùn)行【floorplan area／io／logic一post synthesis】來(lái)詳細(xì)說(shuō)明，不同系列的器件由于存在內(nèi)部邏輯及“硬核”資源的差異，可能在界面中會(huì)有不同的顯示，但原理是相同的。

　　（1）打開(kāi)一個(gè)工程并選擇一個(gè)已有的用戶(hù)約束文件（ucf），或創(chuàng)建一個(gè)新的ucf文件。在【processes for....】窗口內(nèi)展開(kāi)【user constraints】選項(xiàng)，雙擊【floorplan area／io／logic － postsynthesis 】選項(xiàng)，打開(kāi)圖1所示pace用戶(hù)界面。

　　圖1 pace用戶(hù)界面

　　（2）在design browser】窗格中，列出了該設(shè)計(jì)的輸入／輸出引腳信息【i/o pins】、全局邏輯資源【global logic】和其他各種邏輯資源及模塊【logic】。

　�。�3）在【design object list】窗格中展示了整個(gè)設(shè)計(jì)的詳細(xì)列表，通過(guò)這個(gè)列表可以定義具體參數(shù)和位置。選擇【design object list＿i/o pins】選項(xiàng)，可以定義輸入／輸出標(biāo)準(zhǔn)、參考電壓和輸入／輸出腳工作電壓、輸出驅(qū)動(dòng)強(qiáng)度、具體定位、是否作為局部時(shí)鐘、端接狀態(tài)及延遲等參數(shù)，還可以用不同的顏色來(lái)區(qū)別各個(gè)信號(hào)或總線(xiàn)信號(hào)。選擇【loc】選項(xiàng)，可以將各個(gè)輸入／輸出引腳定位在某個(gè)bank、器件的上部（t）、器件的下部（b）、右邊（r）、左邊（l）、左上部（lt）及右下部（rb）等區(qū)域內(nèi)，如圖2所示。選擇【design object list － global logic】選項(xiàng)，可以定位操作全局的邏輯，如時(shí)鐘緩沖器、乘法器及塊存儲(chǔ)器等資源，如圖3所示。選擇【design object list － logic】選項(xiàng)，可以設(shè)置每個(gè)模塊及具體的觸發(fā)器的位置等參數(shù)，如圖4所示。

　　圖2 定位輸入／輸出引腳

　　
　　圖3 設(shè)計(jì)中全局參數(shù)設(shè)置窗口

　　圖4 設(shè)置模塊和觸發(fā)器的位置

　�。�4）在【device architecture view】窗格中顯示整個(gè)器件內(nèi)部的詳細(xì)內(nèi)容。選擇【view】→【zoom】→【in／out】命令并選擇顯示區(qū)域放大／縮小圖形，其中每個(gè)元件都有相應(yīng)的位置坐標(biāo)（x，y）。

　　（5）在【package pins view】窗格中觀(guān)察采用不同顏色區(qū)分功能的輸入／輸出腳示意，包括各自的差分對(duì)信息，灰色顯示的引腳為禁止使用的輸入／輸出腳。在其中選擇【 tools 】→【 allow mode】命令，并單擊指定的引腳可激活被禁止的輸入／輸出腳，然后需保存所做的修改。

　�。�6） 【package pin legend】窗格展示各種類(lèi)型引腳的圖例，并采用不同的顏色區(qū)別。通過(guò)這些圖例可以方便和直觀(guān)地查看【device architecture】窗格中的引腳分布。

　�。�7）pace新增了總線(xiàn)的自動(dòng)分組功能，設(shè)計(jì)者也可以采用手動(dòng)分組。在【design objectlist － lo pins】窗格中選擇需要組合的輸入／輸出信號(hào)，選擇【edit】→【group 】命令，可將所選擇的信號(hào)合并并自動(dòng)命名為“usergroup 1”，可以編輯和重新命名。

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