■ 【trigger port width】文本框：觸發(fā)端口寬度，最大為256。

　　■ 【match units】下拉列表框：用于檢測(cè)觸發(fā)端口是否滿足特定的條件。一個(gè)觸發(fā)端最多可有16個(gè)觸發(fā)匹配單元，匹配單元的類型在 【match type】下拉列表框中選擇。最簡(jiǎn)單的匹配單元是“等于（＝）”或“不等于（�。剑�。最復(fù)雜的匹配單元是需要滿足所有的比較類型，包括“等于（＝）”、 “不等于（�。剑薄� “大于（>）”、 “小于（<）”、 “大于等于（>≡）”、 “小于等于（<＝）”和范圍比較。配置單元也包括對(duì)信號(hào)沿的檢測(cè)。

　　■ 【 counter width】下拉列表框：匹配單元計(jì)數(shù)器寬度，用來(lái)選擇滿足匹配條件的次數(shù)。

　　■ 【match type】下拉列表框：匹配類型選擇，其中basic類型用于比較數(shù)據(jù)信號(hào)，該類型僅檢測(cè)邏輯“0”邏輯“1”和無(wú)關(guān)邏輯“x”。匹配函數(shù)可以是相等“＝”或不等“＜＞”，而對(duì)邏輯沿的變化并不關(guān)心。由于結(jié)構(gòu)簡(jiǎn)單，因此每個(gè)邏輯slice可以實(shí)現(xiàn)8位數(shù)據(jù)的檢測(cè)；basic w／edges類型用于比較控制信號(hào)，即需要檢測(cè)信號(hào)由低到高或由高到低的變化。該類型可以檢測(cè)邏輯“0”邏輯“1”、無(wú)關(guān)邏輯“x”、上升沿“r”、下降沿“f”和任何變化“b”，匹配函數(shù)可以是相等“＝”或不等“＜＞”。一個(gè)邏輯slice可以實(shí)現(xiàn)4位數(shù)據(jù)的檢測(cè)；extended類型用于比較地址和數(shù)據(jù)信號(hào)，該類型主要關(guān)心數(shù)據(jù)值的變化，僅檢測(cè)邏輯“0”邏輯“1”和無(wú)關(guān)邏輯“x”。匹配函數(shù)可以是相等“＝”、不等“＜＞”、大于“＞”、大于等于“＞＝”、小于“<”和小于等于“<＝”。在一個(gè)邏輯slice中只能實(shí)現(xiàn)2位數(shù)據(jù)的檢測(cè)；extended w／edges類型用于比較地址和數(shù)據(jù)信號(hào)，該類型不僅關(guān)心數(shù)據(jù)值的變化，同時(shí)也檢測(cè)信號(hào)沿的變化�？梢詸z測(cè)邏輯“0”、邏輯“1”、無(wú)關(guān)邏輯“x”、上升沿“r”、下降沿“f”和任何變化“b”，匹配函數(shù)可以是相等“＝”、不等“（）”、大于“＞”、大于等于“）＝”、小于“＜”和小于等于“＜＝”。一個(gè)邏輯slice只能實(shí)現(xiàn)2位數(shù)據(jù)的檢測(cè)；range類型用于比較地址和數(shù)據(jù)信號(hào)，該類型主要關(guān)心數(shù)值范圍的變化，僅檢測(cè)邏輯“0”、邏輯“1”和無(wú)關(guān)邏輯“x”，匹配函數(shù)比較復(fù)雜，可以是相等“＝”、不等“＜＞”、大于“＞”、大于等于“＞＝”、小于“＜”、小于等于“＜＝”、在范圍內(nèi)"in range”和不在范圍內(nèi)“not in range”。一個(gè)邏輯slice僅能實(shí)現(xiàn)1位數(shù)據(jù)的檢測(cè)；range w／edges類型用于比較地址和數(shù)據(jù)信號(hào)，該類型不僅關(guān)心數(shù)值范圍的變化，同時(shí)也檢測(cè)信號(hào)沿的變化�？梢詸z測(cè)邏輯“0”、邏輯“1”、無(wú)關(guān)邏輯“x”、上升沿“r”、下降沿“f”和任何變化“b”，匹配函數(shù)比較復(fù)雜，可以是相等“＝”,不等“＜＞”大于“＞”、大于等于“＞＝”、小于“＜”小于等于“＜＝”、在范圍內(nèi)“in range”和不在范圍內(nèi)“not in range”。一個(gè)邏輯slice僅能實(shí)現(xiàn)1位數(shù)據(jù)的檢測(cè)。

　　■ 【 exclude trigger port from data storage】復(fù)選框：是否從所采樣和保存的數(shù)據(jù)中剔除觸發(fā)端口。當(dāng)在圖1所示對(duì)話框中選擇【data same as trigger】復(fù)選框后，將自動(dòng)激活該選項(xiàng)；否則需要占用更多的存儲(chǔ)器資源。

　�。�6）選擇icon（integrated controller）core，單擊【nextl按鈕，將出現(xiàn)圖1所示的設(shè)置icon模塊參數(shù)界面。將core命名為icon＿core。icon core用來(lái)將ila core和vio core連接jtag端口，因此它起到了一個(gè)橋梁的作用。

　　圖1設(shè)icon模塊參數(shù)界面

　　■【number of control ports】下拉列表框：icon core可以連接多達(dá)15 ila、iba／opb、iba／plb、vio和atc2捕獲內(nèi)核。

　　■【disable boundary scan component instance 】復(fù)選框：fpga內(nèi)的邊界掃描元件用來(lái)實(shí)現(xiàn)fpga支持jtag協(xié)議，該元件最多可擴(kuò)展到4個(gè)掃描鏈，具體使用了多少（user1、user2、user3或user4）由器件所決定。例如，spartan－3e器件使用了user1和user2。由于cores不能同時(shí)使用這些邊界掃描元件，但可以通過(guò)用戶的設(shè)計(jì)來(lái)間接地使用這些資源。通�？蓪con中包含的作為icon core接口信號(hào)的未用邊界掃描鏈進(jìn)行例化，或者例化處于器件中任何位置的邊界掃描元件并將useri和usefr2掃描鏈聯(lián)系起來(lái)，以實(shí)現(xiàn)icon信號(hào)的通信。

　　該選項(xiàng)默認(rèn)值為清除，即需要自動(dòng)地例化icon內(nèi)部的邊界掃描元件。

　　■【disable jtag clock bufg insertion】復(fù)選框：選擇是否在jtag鏈的時(shí)鐘引腳前插入bufg宏，默認(rèn)值為自動(dòng)分配一個(gè)bufg。如果設(shè)計(jì)者清除該選項(xiàng)，可能會(huì)造成jtag時(shí)鐘的延遲和偏移。

　　■【enable unused boundary scan ports】復(fù)選框：用來(lái)控制是否將未用的邊界掃描鏈綁定到端口上。

　�。�7）單擊【next】按鈕，將出現(xiàn)圖2所示的設(shè)vio模塊參數(shù)界面。將core 命名為vlo＿core。虛擬io的使用，可以非常方便地實(shí)時(shí)監(jiān)控和驅(qū)動(dòng)fpga內(nèi)部的信號(hào)，為現(xiàn)場(chǎng)調(diào)試