�。�1）運(yùn)行ise 10.x navigator，打開(kāi)設(shè)計(jì)文件。

　　（2）為建立．cdc（chipscope definition ＆ connection）文件，選擇【project】→【newsource】命令，彈出源程序設(shè)置界面。選擇【chipscope definition and connection file】文件類(lèi)型，并輸入文件名test＿chip，如圖1所示。

　　圖1輸入文件名

　�。�3）單擊【next】按鈕，選擇需要調(diào)試和插入的設(shè)計(jì)文件。

　�。�4）單擊【next】后單擊【finish】按鈕，按鈕，選擇需要插入和測(cè)試的模塊（針對(duì)多模塊或分層設(shè)計(jì)而言）。然將test＿chip.cdc文件,插入到工程文件中，如圖2所示。

　　圖2 插入文件到工程文件中

　�。�5）在【sources in project】窗口中，雙擊test＿chi.cdc文件，設(shè)置chipscope pro的參數(shù)。在設(shè)置過(guò)程中，將自動(dòng)完成輸入／輸出文件.ngc的指定和器件類(lèi)型的設(shè)置，如圖3所示。由于chipscope pro在ise 10.x工程管理器中啟動(dòng)，因此這些文件和器件類(lèi)型都不能修改。

　　■ 【use srl16s】復(fù)選框：用來(lái)控制core生成時(shí)是否便用srll6和srl16e邏輯元素。如果不選擇該復(fù)選框，將會(huì)用觸發(fā)器和多路選擇器來(lái)代替，從而帶來(lái)更多的邏輯資源消耗并降低性能：選擇該復(fù)選框?qū)?huì)有更好的優(yōu)化效果。

　　圖3 啟動(dòng)chipscope pro core inserter模塊

　　■ 【use rpms】復(fù)選框：用來(lái)控制是否用相關(guān)布局宏（relationally placed macros）來(lái)生成一個(gè)獨(dú)立的core，該復(fù)選框能阻止布局布線器對(duì)區(qū)域內(nèi)用于放置chipscope pro內(nèi)核的所有邏輯進(jìn)行布局優(yōu)化。

　　菜單欄中的菜單項(xiàng)及其功能如下。

　　■file：包含常見(jiàn)文件操作等命令，其中【refresh netlist】命令用于更新網(wǎng)表。當(dāng)輸入的網(wǎng)表發(fā)生變化時(shí)，chipscope pro會(huì)提示自動(dòng)更新網(wǎng)表，設(shè)計(jì)者也可以使用該命令來(lái)手工更新網(wǎng)表。

　　■edit：其中包含創(chuàng)建新的集成邏輯分析單元的【new ila unit】，或創(chuàng)建新的ila／atc單元的【new ila／atc unit】，刪除單元的【remove unit】，以及選擇參數(shù)的【 preferences 】等命令。

　　■insert：包含【insert core】命令。當(dāng)設(shè)置ila core的各項(xiàng)參數(shù)后，可以利用這個(gè)命令

　　把集成邏輯分析儀的網(wǎng)表插入到原設(shè)計(jì)的網(wǎng)表中。

　�。�6）單擊【next】按鈕，彈出【chipscope pro core inserter】窗口，如圖4所示。該窗口用于指定是否禁止在jtag時(shí)鐘上插入bufg。默認(rèn)值為在jtag時(shí)鐘上插入一個(gè)全局時(shí)鐘緩沖器。如果選中【disable jtag clock bufg insertion】復(fù)選框，在布局布線時(shí)將使用普通布線資源，而不是全局時(shí)鐘布線資源。

　　圖4 【chipscope pro core inserter】窗口

　　注意：除非在全局時(shí)鐘資源非常緊張的情況下才選擇禁止插入bufg，因?yàn)椋闷胀ú季�資源，會(huì)左jtag時(shí)鐘線上產(chǎn)生較大的布線延時(shí)偏移（skew），破壞待分析信號(hào)乏間的時(shí)序關(guān)系，此當(dāng)使用普通布線資源時(shí)，建議附加相應(yīng)的約束，盡可能減小jtag時(shí)鐘線上的延遲對(duì)測(cè)試精的影響、
　　
　�。�7）單擊【next】按鈕 將彈出【select inegrated logic analyzer options】設(shè)置界面。

　　【trigger parameters】選項(xiàng)組用于設(shè)置觸發(fā)輸人和匹配單元參數(shù)，以及觸發(fā)條件數(shù)，如圖5所示。

　　圖5 【trigger parameters】選項(xiàng)組

　　■在【number of input trigger pods】下拉列表框中可以選擇相應(yīng)的ila core輸人觸發(fā)端口的數(shù)目，每個(gè)ila core最多可以提供16個(gè)輸入觸發(fā)端凵．符個(gè)觸發(fā)端口的參數(shù)將在下方分別列出，包括觸發(fā)寬度、觸發(fā)條件判斷單元的類(lèi)型和數(shù)目。觸發(fā)端口由一條
或多條信號(hào)線組成，信號(hào)線的數(shù)稱(chēng)為“觸發(fā)寬度”，觸發(fā)寬度最多可達(dá)256。觸發(fā)匹配單元是－個(gè)比較器，它和觸發(fā)端口相連，用于檢測(cè)觸發(fā)端冂足否滿(mǎn)足特定的條件。一個(gè)觸發(fā)端凵可以有1～16個(gè)觸發(fā)匹配單元，這些觸發(fā)條件判斷單元可以組合起來(lái)構(gòu)成邏輯分析儀的觸發(fā)條件，用于捕獲數(shù)據(jù)。觸發(fā)匹配單九設(shè)甘得越多，占用的邏輯資源越多。因此在滿(mǎn)足設(shè)定觸發(fā)條件要求的情況下，應(yīng)盡量減少觸發(fā)隊(duì)配單元的數(shù)目。

　　■ 在觸發(fā)條件選項(xiàng)組【tdgger condition senings】中設(shè)置是否便能觸發(fā)隊(duì)列器和隊(duì)列器深度，一旦設(shè)置，可以將標(biāo)準(zhǔn)布爾方程式觸