電路中的節(jié)點(diǎn)也可能由于短路等原因,在其周罔節(jié)點(diǎn)的動(dòng)作下,被錯(cuò)誤地影響為0或1。由于這VEJ221M1VTR-0810種失效機(jī)理與干擾錯(cuò)誤鏈上節(jié)點(diǎn)間邏輯上的相互獨(dú)立性有關(guān),困此在沒(méi)有考慮到具體工藝、失效在電路中的位置及竄擾影響的范圍等因素時(shí),并不能精確判斷竄擾的情況。例如,Π′L電路中,兩節(jié)點(diǎn)間短路時(shí)邏輯0的可能性更大;ECL電路中,為邏輯1的情況居多;α收)S電路中則也可能出現(xiàn)中間電平。理論上講,″條線中任意兩條發(fā)生短路的可能性為″(″―D/2,但顯然,短路通常都發(fā)生在相鄰的線間。若考慮到多于兩條線的短路情況,概率就大大增加了。通常干擾錯(cuò)誤中可能的情況多于固定錯(cuò)誤模型。另外,干擾錯(cuò)誤還可能導(dǎo)致電路中形成反饋回路,更增加了分析的難度。

   與CMOS工藝相關(guān)的失效

   CMOs工藝是目前微電子工藝中應(yīng)用最廣泛的,囚而由CMOS工藝自身的特點(diǎn)出發(fā),得到的失效模型也比較實(shí)際。

    固定錯(cuò)誤模型對(duì)于CMCE工藝集成電路來(lái)講,相當(dāng)于輸人端固定接到VⅠα)(邏輯1)或地(邏輯0)。統(tǒng)計(jì)表明還有約三分之一的錯(cuò)誤情況不在此列,這樣就必須找到更加適用的失效模型。為CMOS與非門(mén)和或非門(mén),正常情況下,由于p管和n管中總有一個(gè)截止,不存在由電源到地的通路,功耗很小。假設(shè)圖14-15(a)中的Tl管開(kāi)路,則在輸人端~qB=01時(shí),由于Tl管沒(méi)有導(dǎo)通,造成輸出端懸浮。然而,假設(shè)輸人向量變化的順序是00、01、10、11,第一個(gè)輸人向量00在輸出端產(chǎn)生邏輯1,由于電容作用得以在輸人01時(shí)保持,并產(chǎn)生向量01輸出1的假象。因而輸人向量變化的順序就需要改為11、01。對(duì)于T2管開(kāi)路的情況則應(yīng)是11、10。

   對(duì)于圖14-15(a)中n管串聯(lián)的情況,當(dāng)其中之一開(kāi)路時(shí),輸出端將不能放電到0,p管短路時(shí)充電將不到Vn)。在圖14-15(b)中,n管并聯(lián)的情況,開(kāi)路會(huì)產(chǎn)生記憶錯(cuò)誤,p管短路將導(dǎo)致輸出端不能充分放電。