在先進(jìn)的半導(dǎo)體工藝中,光刻是D「M最初關(guān)注的問題∷。如今.光刻還是DFM屮最關(guān)鍵的領(lǐng)域。 R0D8/26-3C60隨著T∶藝設(shè)各和計(jì)算機(jī)模型技術(shù)的發(fā)展,光刻已經(jīng)成為一個(gè)復(fù)雜的知識(shí)體系。在本節(jié)中,我們無法把和DFM相關(guān)的光刻的所有問題都進(jìn)行討淪,而將集中討論在OPC中的邊緣沖突∷中的掩膜誤差增強(qiáng)囚子(MEEF)分析。

   掩膜誤差增強(qiáng)因子(MEEF)在把設(shè)計(jì)的版圖到硅的晶圓片的轉(zhuǎn)移過程中起著非常重要的作用c由于采用分辨率增強(qiáng)技術(shù)(RET)使小的圖形能夠在品圓片上顯影,隨著設(shè)計(jì)尺寸的不斷縮小,掩膜制造的成本急劇增加。從90nm的技術(shù)節(jié)點(diǎn)開始,基于模擬的OP(∶驗(yàn)證廣泛地在OPC流程中采用。

   基于模擬的OPC驗(yàn)證從9Onm技術(shù)節(jié)點(diǎn)開始就在OPC流程中得到廣泛的應(yīng)用。當(dāng)工業(yè)發(fā)展到15nm、32nm及以下節(jié)點(diǎn)時(shí),CD誤差和邊緣布置誤差(EPE)在最佳曝光條件下的檢查對(duì)于臨界狀態(tài)下的熱點(diǎn)的探測(cè)顯示出一定的局限性。這些臨界狀態(tài)的熱點(diǎn)僅僅在工藝波動(dòng)的條件下才會(huì)出現(xiàn)問題。這使得在設(shè)計(jì)階段對(duì)芯片進(jìn)行分析、發(fā)現(xiàn)和修正這些潛在出問題的圖形,對(duì)于提高芯片的可制造性變得愈發(fā)重要。過去有一些研究是針對(duì)使用簡(jiǎn)單的線條/線問距的圖形產(chǎn)生的MEEF對(duì)芯片制造產(chǎn)生的影響「^Ⅱi�，F(xiàn)在有一些工具在設(shè)計(jì)階段的后OP驗(yàn)證中提供仝芯片的MEEF分析LⅡ。這極其耗時(shí)同時(shí)生成大量的數(shù)據(jù)。在本節(jié)中,我們用可制造性設(shè)計(jì)(DFM)方法進(jìn)行MEEF的熱點(diǎn)分析,其目的是找出對(duì)于「藝波動(dòng)最敏感的熱點(diǎn)。