在后端的互連方面,主要的挑戰(zhàn)來自RC延遲。為了降低RC延遲,電介質(zhì)的乃值必須隨著技術(shù)節(jié)點不斷降低。從180/130nm采用摻氟的氧化硅(FSG)到90/65/奶nm采用致密摻碳的氧化硅(SiCOH),再到32nm以后的多孔的摻碳氧化硅(p SiCOH),材料的乃值從3,5到3.0~2.7,再到小于2.5。JM38510/10103BCA不僅金屬間電介質(zhì),在銅化學(xué)機械拋光后的表面沉積的介質(zhì)阻擋層的乃值也必須不斷降低。從130nm采用的氮化硅到90/65/45nm以后采用的摻氮的碳化硅(NDC),材料的虍值從7.5到小于5.3。

   新的材料可能要求采用新的沉積方法。例如高乃的柵極介質(zhì),目前主要采用原子層沉積(ALD)的方法,不僅可以更為精確地控制薄膜的厚度,而且沉積溫度低,填充能力好,薄膜內(nèi)的俘獲電荷少。叉如后端的多孔摻碳氧化硅的沉積,在常規(guī)的等離子體增強CVD(PECVD)沉積過程中,需要加人造孔劑,然后通過紫外固化的方法除去造孔劑,從而在薄膜內(nèi)留下納米尺寸的孔隙。

   即使采用相同的材料,由于要求的提高也可能需要采用新的沉積方法。在淺槽隔離(STI)和層間電介質(zhì)(ILD)的沉積,雖然都是沉積氧化硅,但在45nm以后,對填充能力、等離子損傷的要求越來越高,高密度等離子體CVD(HDP CVD)的方法已經(jīng)不能滿足要求,基于熱反應(yīng)的亞常壓CVD(SACVD)已逐漸取代HDP CVD而成為主流。總而言之,隨著技術(shù)節(jié)點的推進,對電介質(zhì)薄膜沉積的材料和工藝提出了更高的要求,新的材料和工藝將不斷涌現(xiàn)。

   氧化硅薄膜和氮化硅薄膜是兩種在CMOS工藝中廣泛使用的介電層薄膜。氧化硅薄膜可以通過熱氧化(thermal°xidation)、化學(xué)氣相沉積(chemical vapordcposition)和原子層沉積法(Atomic I'ayer Deposition,AID)的方法獲得。如果按照壓力來區(qū)分的話,熱氧化一般為常壓氧化I藝,常見的機器有多片垂直氧化爐管(oxlde ftlmace,TEI'或KE),快速熱氧化(Rapid Thermal Oxidati°n,RTO,應(yīng)用材料公司)等�；瘜W(xué)氣相沉積法一般有低壓化學(xué)氣相沉積氧化(I'ow Pressure Chemical Vapor Dcposition,LPCVD,TEI'或KE)工藝,半大氣壓氣相沉積氧化(Sub atmosphehc Pressure Chemical Vapor Deposition,SACVD,應(yīng)用材料公司)工藝,增強等離子體化學(xué)氣相層積(Plasma EnhancedChemical Vapor Deposition,PECVD,應(yīng)用材料公司)等,常見的機器有多片垂直氧化沉積爐管(TEI',KE),單片腔體式的沉積機器(應(yīng)用材料公司)和低壓快速熱退火氧化機器(應(yīng)用材 料公司)。原子層沉積法獲得的氧化膜也是一種低壓沉積,在45nm以上的工藝中采用比較少,但在45nm以下工藝技術(shù)中開始大量采用,主要是為了滿足I藝的階梯覆蓋率的要求。常見的機器有多片垂直原子層沉積氧化爐管(TEI',KE),單片腔體式的原子沉積機器(應(yīng)用材料公司)。