verilog hdl 語言具有下述描述能力：設(shè)計(jì)的行為特性、設(shè)計(jì)的數(shù)據(jù)流特性、設(shè)計(jì)的結(jié)構(gòu)組成
以及包含響應(yīng)監(jiān)控和設(shè)計(jì)驗(yàn)證方面的時延和波形產(chǎn)生機(jī)制。所有這些都使用同一種建模語言。此
外，verilog hdl 語言提供了編程語言接口，通過該接口可以在模擬、驗(yàn)證期間從設(shè)計(jì)外部訪問設(shè)
計(jì)，包括模擬的具體控制和運(yùn)行。

verilog hdl 語言不僅定義了語法，而且對每個語法結(jié)構(gòu)都定義了清晰的模擬、仿真語義。因
此，用這種語言編寫的模型能夠使用verilog 仿真器進(jìn)行驗(yàn)證。語言從c 編程語言中繼承了多種操
作符和結(jié)構(gòu)。verilog hdl 提供了擴(kuò)展的建模能力，其中許多擴(kuò)展最初很難理解。但是，verilog hdl 語言的核心子集非常易于學(xué)習(xí)和使用，這對大多數(shù)建模應(yīng)用來說已經(jīng)足夠。當(dāng)然,完整的硬件
描述語言足以對從最復(fù)雜的芯片到完整的電子系統(tǒng)進(jìn)行描述。

版權(quán)所有，侵權(quán)必究