如果在一個設計中存在過多的源端匹配電阻，對設計者來說是非常棘手的事情，同時也會大大增加系統(tǒng)(單板)的成本。xilinx在新一代spartan-3、virtex-ii、virtex-ii pro、virtex-4和virtex-5的fpga中都采用了可控制阻抗匹配技術(xcite—xilinx專利技術)。其特點是利用兩個外部電阻(每個bank)通過內部阻抗等效電路在器件內部實現上百個i/o引腳的輸出阻抗匹配。而且bank與bank之間的阻抗網絡還可以級聯(lián)，因此整個器件可以僅使用兩個外接電阻即可實現整個器件的輸出阻抗匹配。對于lvds的差分接口標準，通常需要在接收端口并聯(lián)一個100ω的電阻。而在上述的器件(包括spartan-3e/3a)中，也可利用內部阻抗匹配技術來取代外部電阻。這些技術的特點如下。

　　(1) 具有更好的信號完整性，減少了由于過孔(via)帶來的不連續(xù)的傳輸線。

　　(2) 簡化了高速電路設計，特別是ddr等i/o引腳數較多的設計中可保證接口引腳之間信號的一致性。

　　(3) 減小了pcb上的電阻數，大大降低了系統(tǒng)成本，如圖1所示。

　　圖1 xcite技術降低了系統(tǒng)設計成本

　　(4)更好的emi特性。

　　在xilinx的設計工具中可以使能或關閉內部的阻抗匹配網絡(dci)。盡管dci技術可有效地改善信號完整性和降低pcb的設計成本，但采用了內部等效電阻后會造成器件功耗的提高，請設計者注意。xilinx的dci技術可支持lvds、lvdsext、lvcmos、lvttl、sstl、hstl、 gtl和gtlp。

　　為了減少地彈因素對系統(tǒng)的影響，xilinx在其高端的器件(virtex-4和virtex-5)中運用如下技術，從而有效地改善信號完整性。

　　1.引入了片內旁路電容，這些電容除了消除交調信號(crosstalk)對內部邏輯的影響之外，還可以保持電源電壓的穩(wěn)定。片內電容的使用可以進一步減小了引線電感，分布電感幾乎為零。簡化了板級設計和布線的難度，降低了設計成本。

　　2.優(yōu)化的電源和地線網絡，如圖2所示為virtex-5器件的某種封裝的地線分布結構，環(huán)路的電感是與環(huán)路電流所流過的區(qū)域有直接的關系。圖中所示的“棋盤格”結構，在保證了足夠多的輸入／輸出引腳的情況下環(huán)路電感最小，每個“棋盤格”內至少有一個地線回路。

　　圖2 virtex-5優(yōu)化的引腳分布結構示意

　　3.邏輯塊(clb)支持差分結構，差分電路可有效地抑制共模干擾，尤其是emi干擾。因此在virtex-5的器件的邏輯陣列中，對類似于時鐘的高速信號采用了差分總線的結構。

　　以上這些措施使xilinx的fpga具有非常好的信號完整性。

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