給出各功能模塊的HDL程序。H10.000C1

   給出各功能模塊電路的仿真結(jié)果。

   畫出頂層電路的原理圖。

   給出下載至實(shí)驗(yàn)箱后電路的調(diào)試結(jié)果。

   總結(jié)實(shí)驗(yàn)過程中遇到的問題及解決問題的方法。

   多功能數(shù)字鐘的EDA設(shè)計(jì)

   實(shí)驗(yàn)?zāi)康?/span>

   1．掌握較為復(fù)雜的數(shù)字邏輯系統(tǒng)的設(shè)計(jì)方法。

   2．進(jìn)一步學(xué)習(xí)用HDL描述邏輯電路。

   3 ．學(xué)習(xí)采用層次化的方法設(shè)計(jì)邏輯電路。

   實(shí)驗(yàn)要求

    1．設(shè)計(jì)一個(gè)具有校時(shí)、校分，清零，保持和整點(diǎn)報(bào)時(shí)等功能的數(shù)字鐘�；赒uartus II軟件或其他EDA軟件完成電路設(shè)計(jì)。

   2．對(duì)該電路系統(tǒng)采用層次化的方法進(jìn)行設(shè)計(jì)，要求設(shè)計(jì)層次清晰、合理。

   3．完成頂層電路原理圖的設(shè)計(jì)，編寫相應(yīng)功能模塊的HDL設(shè)計(jì)程序。

   4．對(duì)該電路系統(tǒng)進(jìn)行功能仿真。

   5．根據(jù)EDA實(shí)驗(yàn)開發(fā)系統(tǒng)上的CPLD/FPGA芯片進(jìn)行適配，生成配置文件或JEDEC文件。