隨著單一芯片儲存器容量成長到.測試時間也隨著增加:如暫時不考慮芯片操作頻率的變化, TDA7719TR當容量增加4倍,理論測試時間也增加為4倍;產(chǎn)能也就降為11。若號慮操作頻率加快,則測試時間可能只增加2~3倍。但相對的測試設備也需要較高頻率,較昂貴的機臺。采取地址/數(shù)據(jù)壓縮的可測性設計可以部分地解決容量增加帶來的測試成本增加的問題。

   假設將儲存器陣列看成鏡像的兩個小陣列組合,一個地址可以讀寫兩個小數(shù)據(jù)陣列各相同地址的一筆數(shù)據(jù),這樣一來儲存器需要測試的容童就變?yōu)樵瓉淼?∷2,這就是地址壓縮。例如,一個8乘8的陣列,經(jīng)由地址壓縮設計,就成了兩個8乘4的小陣列。原先8×8=61的

測試深度就壓縮為8×4=32。此外,隨著I藝線改良,芯片的操作頻率已經(jīng)達到GHz,如何活化低頻率的舊測試設備一莨是節(jié)約測試成本需考慮的一個問題。在JS片加入可測性設計.減低測試操作頻率,可以將部分測試項日,如基本功能測試、漏電測試、串擾測試、保持測試.用低頻率的機臺來測試。