隨著單一芯片儲(chǔ)存器容量成長到GB卜:te.測試時(shí)間也隨著增加:如暫時(shí)不考慮芯片操作頻率的變化,TDA9345PS/N3/3當(dāng)容量增加4倍,理論測試時(shí)間也增加為4倍;產(chǎn)能也就降為11。若號(hào)慮操作頻率加快,則測試時(shí)間可能只增加2~3倍。但相對的測試設(shè)備也需要較高頻率,較昂貴的機(jī)臺(tái)。采取地址/數(shù)據(jù)壓縮的可測性設(shè)計(jì)可以部分地解決容量增加帶來的測試成本增加的問題。

   假設(shè)將儲(chǔ)存器陣列看成鏡像的兩個(gè)小陣列組合,一個(gè)地址可以讀寫兩個(gè)小數(shù)據(jù)陣列各相同地址的一筆數(shù)據(jù),這樣一來儲(chǔ)存器需要測試的容童就變?yōu)樵瓉淼?∷2,這就是地址壓縮。例如,一個(gè)8乘8的陣列,經(jīng)由地址壓縮設(shè)計(jì),就成了兩個(gè)8乘4的小陣列。原先8×8=61的

測試深度就壓縮為8×4=32。

   此外,隨著I藝線改良,芯片的操作頻率已經(jīng)達(dá)到GHz,如何活化低頻率的舊測試設(shè)備一莨是節(jié)約測試成本需考慮的一個(gè)問題。在JS片加入可測性設(shè)計(jì).減低測試操作頻率,可以將部分測試項(xiàng)日,如基本功能測試、漏電測試、串?dāng)_測試、保持測試.用低頻率的機(jī)臺(tái)來測試。